前端設(shè)計(jì)(front-end) 一般是指芯片從RTL設(shè)計(jì)到生成可以布局布線的門級(jí)網(wǎng)表(Netist) 的階段，按照工作內(nèi)容進(jìn)行劃分，主要包括設(shè)計(jì)、驗(yàn)證和綜合三大部分，如圖2.4所示。

在前端設(shè)計(jì)之前，需要對(duì)芯片的系統(tǒng)和功能進(jìn)行規(guī)范和定義，其中涉及到的工作有撰寫規(guī)格書(Spec)， 進(jìn)行系統(tǒng)框架規(guī)范與功能設(shè)計(jì)等。系統(tǒng)的規(guī)范是對(duì)電子系統(tǒng)性能的整體描述，是對(duì)系統(tǒng)較高層次的抽象描述，主要包括系統(tǒng)的功能、性能、設(shè)計(jì)模式、物理尺寸、制造工藝等方面。功能設(shè)計(jì)則是為了確定系統(tǒng)功能的可實(shí)行方案，一-般需要給出系統(tǒng)時(shí)序圖以及各個(gè)子模塊之間的數(shù)據(jù)流程圖，并附上簡(jiǎn)單的說(shuō)明文字，如此才能更加清楚地說(shuō)明系統(tǒng)內(nèi)部的設(shè)計(jì)及結(jié)構(gòu)。同時(shí)，為了讓整個(gè)設(shè)計(jì)更加容易理解，在描述完設(shè)計(jì)預(yù)期功能后，還需對(duì)系統(tǒng)內(nèi)各個(gè)模塊及其連接關(guān)系也進(jìn)行描述說(shuō)明。另外，從系統(tǒng)的應(yīng)用角度來(lái)看，描述還需要說(shuō)明設(shè)計(jì)的適用場(chǎng)合、功能特性以及I/O接口間的數(shù)據(jù)變換。

前端的RTL設(shè)計(jì)

數(shù)字前端設(shè)計(jì)需要借助特定的EDA工具。早期的硬件IC系統(tǒng)通常采用原理圖輸入的方法進(jìn)行設(shè)計(jì)，雖然這種方法直觀、可控性好，并且效率也較高，但設(shè)計(jì)復(fù)雜，可移植性差，在大規(guī)模設(shè)計(jì)時(shí)耗時(shí)耗力。隨著芯片邏輯規(guī)模的不斷攀升和計(jì)算機(jī)技術(shù)的發(fā)展，這種落后的設(shè)計(jì)方式越來(lái)越顯得力不從心，取而代之的是計(jì)算機(jī)代碼輸入的方式，即硬件描述語(yǔ)言HDL (Hardware Description Language)逐漸成為主流設(shè)計(jì)硬件IC系統(tǒng)的方法。 本文RTL設(shè)計(jì)采用的就是Verilog HDL語(yǔ)言，如圖2.5所示，為SPI接口協(xié)議的部分Verilog 硬件描述語(yǔ)言。
 

寄存器傳輸級(jí)(RTL)是一種對(duì)數(shù)字邏輯電路的抽象模型層級(jí)，是對(duì)信號(hào)在寄存器之間的變換過(guò)程的建模，也是建模信號(hào)在總線上的傳輸過(guò)程的建模，能合 理的模擬同步數(shù)字系統(tǒng)的工作過(guò)程。RTL編碼設(shè)計(jì)的好壞及其規(guī)范性直接影響后續(xù)工作的迭代次數(shù)及產(chǎn)品的較終質(zhì)量，在整個(gè)芯片設(shè)計(jì)過(guò)程中占有非常關(guān)鍵的地位。RTL長(zhǎng)期以來(lái)是“可綜合”的較高抽象層級(jí)，和同步數(shù)字系統(tǒng)設(shè)計(jì)方法學(xué)高度契合，目前依然是EDA工具支持較完善的一個(gè)抽象層級(jí)。

RTL設(shè)計(jì)中需要注意很多問(wèn)題，比如異步設(shè)計(jì)問(wèn)題、時(shí)鐘設(shè)計(jì)問(wèn)題、可綜合性、電路的面積及響應(yīng)速度等，這些都是RTL編碼中的常見問(wèn)題。

前端的驗(yàn)證

RTL編碼完后的驗(yàn)證工作，遵循三個(gè)原則:隨機(jī)化，高覆蓋率，可測(cè)試性。.在數(shù)字芯片開發(fā)過(guò)程中，驗(yàn)證占有十分重要的地位，可以說(shuō)，一邊開發(fā)一 邊驗(yàn)證,其目的就是在無(wú)延遲的理想情況下，通過(guò)大量的仿真，發(fā)現(xiàn)電路設(shè)計(jì)過(guò)程中人為或者非人為引起的BUG。驗(yàn)證在芯片設(shè)計(jì)中又稱為“前仿”。

目前芯片的驗(yàn)證環(huán)境主要為UVM,全稱為通用驗(yàn)證方法論，其前身是OVM.UVM是通用的驗(yàn)證平臺(tái)，基于它能夠產(chǎn)生大量、復(fù)雜且可定制化的隨機(jī)激勵(lì)，可顯著提高大型驗(yàn)證工程的擴(kuò)展性和協(xié)作性。舉例說(shuō)明，UVM框架如軟件開發(fā)過(guò)程中的分層結(jié)構(gòu)，只要定義好統(tǒng)一的接口，工程中的各個(gè)層次就可以分配給不同的研發(fā)團(tuán)隊(duì)進(jìn)行開發(fā)。驗(yàn)證的項(xiàng)目同樣如此，即使產(chǎn)生激勵(lì)的工程有改動(dòng)，也不會(huì)影響到“觀察波形”的團(tuán)隊(duì)。而UVM在驗(yàn)證工作中如同一個(gè)管家，可以將“輸入激勵(lì)”和“觀察波形”的過(guò)程統(tǒng)一管理了起來(lái)。如圖2.6所示，為基于UVM開發(fā)的驗(yàn)證示意圖,其中DUT為待驗(yàn)證模塊,產(chǎn)生激勵(lì)模塊即編寫的TestBench。 激勵(lì)信號(hào)傳入DUT中，輸出需要觀察的波形或者結(jié)果，通過(guò)與預(yù)期的結(jié)果比較的過(guò)程，來(lái)判斷編寫的RTL代碼是否正確。

芯片驗(yàn)證一般有以下兩個(gè)層面，一個(gè)是 RTL級(jí)或者Netlist， 這個(gè)也是一般意義上的芯片驗(yàn)證工作，不但對(duì)Verilog語(yǔ)言編寫的RTL進(jìn)行驗(yàn)證，也要對(duì)前后端工具處理的Netlist文件進(jìn)行驗(yàn)證,保證芯片的功能滿足要求以及RTL編碼正確;另一個(gè)是FPGA級(jí)的，某種意義上講也是RTL，不同的是該級(jí)需下載到了FPGA中，借助硬件環(huán)境來(lái)做實(shí)驗(yàn)驗(yàn)證。

驗(yàn)證的工作量在芯片設(shè)計(jì)中一般會(huì)占據(jù)了大部分時(shí)間和精力，因?yàn)闊o(wú)論哪一種驗(yàn)證，都需要搭建測(cè)試平臺(tái)(Test Bench)，讓驗(yàn)證平臺(tái)能夠從軟件結(jié)構(gòu)上來(lái)模擬芯片的工作環(huán)境。測(cè)試平臺(tái)中的被測(cè)芯片是RTL級(jí)的數(shù)字模塊，測(cè)試向量或施加的激勵(lì)可以是Verilog硬件描述語(yǔ)言，該語(yǔ)言本身就具有行為級(jí)描述功能，能夠滿足大部分測(cè)試平臺(tái)搭建和測(cè)試激勵(lì)產(chǎn)生的工作。但由于測(cè)試激勵(lì)是串行的，即按時(shí)間順序進(jìn)入和流出芯片，因此驗(yàn)證中也越來(lái)越多地使用--些軟件上的技術(shù)，比如面向?qū)ο蟮木幊碳夹g(shù)，目前常用的驗(yàn)證語(yǔ)言有SystemVerilog,SpecmanE等。

前端的綜合

綜合(Synthesis)是將高層次的RTL級(jí)編碼轉(zhuǎn)換為Nestist (門級(jí)網(wǎng)表)的過(guò)程，網(wǎng)表中包含了RTL中所有的邏輯信息,此外還可能有DFT (Design For Test)、clocking gating、 IO等信息，用于后端布局布線等流程。日前主流的綜合工具為Synopsys公司發(fā)布的“Design Compiler”軟件，簡(jiǎn)稱“DC”。它通過(guò)改進(jìn)電路延遲時(shí)間的計(jì)算方法，能夠顯著地縮短設(shè)計(jì)時(shí)間和提高設(shè)計(jì)性能。

綜合一般由三部分組成， 分別是翻譯(Translate). 邏輯優(yōu)化(Optimizing)和映射(mapping)。 如圖2.7所示，為綜合過(guò)程的示意圖。如圖2.8所示，為綜合需要用到的庫(kù)及文件。

其中，翻譯是將RTL級(jí)的VerilogHDL代碼轉(zhuǎn)換成GTECH庫(kù)中單元表示的網(wǎng)表;邏輯優(yōu)化是與工藝無(wú)關(guān)的階段，指運(yùn)用布爾變換或代數(shù)變換技術(shù)，根據(jù)設(shè).計(jì)者設(shè)定的時(shí)延、面積、線負(fù)載模型等綜合約束條件來(lái)對(duì)門級(jí)網(wǎng)表做進(jìn)一步邏輯優(yōu)化的過(guò)程:映射通常是指將GTECH庫(kù)元件映射到某- -特定的半導(dǎo)體工藝上，此時(shí)門級(jí)網(wǎng)表中就包含了相關(guān)的工藝參數(shù)。(注:文中提到的GTECH庫(kù)是Synopsys公司提供的通用的、獨(dú)立于工藝的元件庫(kù))

綜合的目的是為了將RTL代碼映射為與工藝庫(kù)(由Foundry提供)相關(guān)的網(wǎng)表，同時(shí)為實(shí)現(xiàn)芯片設(shè)計(jì)工作中性能、功耗和面積等要求的平衡而進(jìn)行優(yōu)化, 為此需設(shè)定時(shí)間、環(huán)境、面積等方面的約束，由此使較終的流片滿足市場(chǎng)需求。其中較重要的部分是時(shí)序的設(shè)計(jì)，只要滿足時(shí)序約束條件,才能使芯片工作正常。而時(shí)序設(shè)計(jì)的實(shí)質(zhì)則是滿足每一個(gè)觸發(fā)器建立時(shí)間(Setup) 和保持時(shí)間(Hold)的要求。定義如下:

(1)建立時(shí)間:觸發(fā)器在時(shí)鐘上升沿到來(lái)之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的較小時(shí)間。

(2)保持時(shí)間:觸發(fā)器在時(shí)鐘上升沿到來(lái)之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的較小時(shí)間。

這是因?yàn)橛|發(fā)器內(nèi)部數(shù)據(jù)的采樣需要一定的時(shí)間，如果不滿足建立和保持時(shí)間，觸發(fā)器會(huì)進(jìn)入亞穩(wěn)態(tài)，輸出不穩(wěn)定的結(jié)果，數(shù)據(jù)將在0和1之間變化，需要經(jīng)過(guò)一段恢復(fù)時(shí)間輸出數(shù)據(jù)才能穩(wěn)定，但穩(wěn)定后的數(shù)據(jù)又不一定是所需要的值。

為此，綜合過(guò)程需要多種工具來(lái)保障對(duì)時(shí)序的要求。比如可測(cè)試性設(shè)計(jì)(DFT)、形式驗(yàn)證(Formal Verification)、靜態(tài)時(shí)序分析( Static Timing Analysis,STA)、功能仿真( Functional Simulation)等。如圖2.9所示，為綜合所需工具的流程示意圖。

值得一提的是， 從邏輯綜合開始，基本每做一步大的調(diào)整，都會(huì)進(jìn)行STA, .特別是插入了時(shí)鐘樹(Clock Tree)后，需要后端工具( ICC/Encounter)反標(biāo)出的標(biāo)準(zhǔn)延遲文件(SDF)來(lái)進(jìn)行分析，在延遲等近似芯片實(shí)際I作的條件下進(jìn)行時(shí)序仿真(后仿)，觀察功能是否仍能保持正常。